The RISC-V Reader: An Open Architecture Atlas

This offers an exceptional introduction to the RISC instruction set. I've seen other reduced instruction set computers - RISCs in the generic sense or gRISCs for now - but I find this distinctive in several ways. Regularity and orthogonality are nearly defining features of gRISCs, and RISC-V shares that. It goes farther, though. RISC-V, like gRISCs ARM and MIPS, has a compressed instruction format. But, unlike the others, RISC-V compressed instructions form a proper subset of the full-length instructions - regularity of yet another kind. Also like others, different RISC-V implementations might omit or include parts of the instruction set. Unlike the others, though, RISC-V clearly defines subsets, like floating point or vector operations, making it a bit easier for programmers to remember what's supported in any specific implementation. The modular instruction set also makes it easy for chip builders to trade off features and performance against complexity and cost in predictable ways. As an aside, part of Patterson's reason for gRISC architecture in the first place was a belief that complex instruction sets were more likely to have instruction set bugs. A few high-profile cases, the Pentium FDIV bug being just one, certainly corroborate that belief. The more recent Spectre and Meltdown vulnerabilities, though not directly related to CISC vs. gRISC issues, also point out how increasing processor complexity increases the chance of implementation problems. I recommend this, not just to RISC-V programmers, but to anyone with an interest in modern processors. Although the RISC-V architecture is designed to be independent of any particular implementation, processor implementors will also find it very useful. -- wiredweird

Nice coverage of the RISC-V instruction set and what led to the development and why it is implemented like it is. Compares it with ARM and Intel processor instructions. Covers assembly language.

This book is great for anyone looking to get into RISC-V development. I do suggest a background in programming as it can be a bit technical.

Author is very pro RISC v, but this is documented by examples. An excellent way to learn how RISC-V works - as long as you don't work for an ARM based company

Well written provides details not found in RISC-V specs good addition to RISC-V understanding not simply a printed version of what's already available like other books published on trending tech. All instructions identified with clear descriptions but unfortunately alphabetical so all options are intermixed.

Short, concise, and to the point. You will walk away with two outcomes. The first, an appreciation for the elegance and simplicity of a modern CPU processor. The second, a deep desire to change to join a revolution to get this processor adopted everywhere.

10/10. Explica cada detalle sobre RISC-V

Book has good clear examples of Risc-V instructions. It is well written and complete.

This book introduces and covers the RISC-V instruction set architecture in a comprehensive way. Regular comparisons are made with several ARM and x86 processor types. Many very useful program coding examples are provided. Plenty of architecture discussions such as how the RISC-V delivers shorter code sequences than ARM or x86 yet has less hardware to implement into CPU logic. Many advanced features explained. A comprehensive and useful 45 page listing of the instructions is provided. In total 180 pages of excellent RISC-V technical details.

Excellente introduction au jeu d'instruction RISC-V d'un côté et livre de référence de l'autre. On commence par le lire d'un bout à l'autre puis on continue à s'en servir comme référence. Le livre, dans sa préface, propose de soumettre les errata sur son site web où la liste des errata sera disponible aussi. Malheureusement ce n'est pas ou plus le cas. Il y a 2-3 petits typos que j'aurais voulu soumettre. Aussi j’apprécierais une nouvelle édition avec la version finale de l'extension RV ainsi que d'autres nouveauté introduites depuis 2017. Si une seconde édition voit le jour, je la commande immédiatement. D'ici là ça reste mon livre de référence. Lorsque ce livre ne suffit pas, c'est directement dans les spécifications ISA qu'il faut regarder. A recommander absolument.

Love the book, used it for my bachelor thesis (it was about writing a hardware abstraction library for a RISC-V processor). It was usable as a sort of quick reference as well as an introduction to RISC-V assembly. I have previous programming experience with some ARM assembly, so I can't tell how understandable it is for assembly beginners.

EL libro está bien pero está escrito como deprisa y corriendo y algunas cosas que son sencillas las convierten en complicadas. Necesitaría una segunda versión mejorada.

Ich arbeite gerade an einem Schachprogramm in Assembler für den 8-Bit Atmel-AVR. Ich wollte schauen wie einfach/kompliziert die Portierung auf einen RISC-V ist. Diese Frage wird im Buch kurz und bündig beantwortet. Es ist relativ trivial. Was - natürlich - nicht beantwortet wird sind die Feinheiten eines Entwicklungsboards. Die IO ist der nicht mehr so triviale Teil einer Portierung. Das habe ich auch nicht erwartet. Nicht so gut fand ich das dick aufgetragene Eigenlob. Die Autoren loben die genialen Ideen der RISC-V Architekten. Das sind sie selber. Sie zählen diverse Design-Sünden von anderen Architekturen auf (inkl. des eigenen MIPS) und betonen: Das gibt's bei RISC-V alles nicht. Man wird aber auch beim RISC-V im Laufe der Zeit solche Macken feststellen (falls der Prozessor alt wird). Das ist unweigerlich und ergibt sich auch aus der Weiterentwicklung der Technologie. Der MIPS delayed branch ist ein Beispiel dafür. Er ist für eine kurze Pipeline sinnvoll, wie diese länger geworden sind, ist er nur mehr ein pain-in-the-ass. Besonders Stolz sind sie auf das Fest-Verdrahten von Register-0 mit Null. Sie geben zahlreiche Beispiele wie sich daraus viele synthetische Befehle ergeben. Das ist allerdings ein uralter Trick. Ich reserviere auch in meinen Programm r0 mit Null. Man hat in der ISA alles Überflüssige weg gelassen. Teilweise dabei aber übers Ziel geschossen. Z.B. hat auch das Carry-Flag dran glauben müssen. Das ist ziemlich nützlich. Sehr fraglich ist auch die Idee, dass alle Immediate-Values immer sign-extended werden. Das ist z.B. bei der OR-Operation mit einem Immediate sehr unschön. Die Arbeitsgruppe von N. Wirth an der ETH hat den RISC-5 designed. Dieser gefällt mir von der ISA besser als sein römischer Nachkomme. Die Autoren betonen auch: Bei uns gibt es keinen Instruktions-Wildwuchs. Gleichzeitig definieren sie eine Reihe von Erweiterungen und stellen weitere vor die in der Pipeline sind vor. Ich habe den Eindruck: Der RISC-V ist weitgehend ein akademisches Produkt. Er hat bisher den ARM keine nennenswerten Martkanteile abgegraben. Es haben auch die FPGAs einen ARM als Hard-Prozessor eingebaut. Der RISC-V hat sich aber auch gegen die Softprozessoren MicroBlaze bzw. NIOS-II bisher nicht durchgesetzt. Auf Grund der Beschäftigung mit dem RISC-V baue ich gerade einen Softcore samt Assembler und Compiler für die XiLInx Artix-7 FPGA. Allerdings nehme ich den eleganteren RISC-5 der ETH und nicht den RISC-V als Vorlage.